#ChipScope Core Inserter Project File Version 3.0
#Wed Mar 12 12:22:53 CET 2014
Project.device.designInputFile=C\:\\Dropbox\\00_Praksa\\PCIe_Bus_master_moj\\XILINX_PCI_EXP_EP_cs.ngc
Project.device.designOutputFile=C\:\\Dropbox\\00_Praksa\\PCIe_Bus_master_moj\\XILINX_PCI_EXP_EP_cs.ngc
Project.device.deviceFamily=14
Project.device.enableRPMs=true
Project.device.outputDirectory=C\:\\Dropbox\\00_Praksa\\PCIe_Bus_master_moj\\_ngo
Project.device.useSRL16=true
Project.filter.dimension=19
Project.filter<0>=
Project.filter<10>=cfg_dstatus
Project.filter<11>=trn_rbar*
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Project.filter<13>=trn_rdst*
Project.filter<14>=trn_rd*
Project.filter<15>=trn_reof*
Project.filter<16>=trn_rsof*
Project.filter<17>=trn_rsof
Project.filter<18>=trn_tbuf_av
Project.filter<1>=trn_lnk_up*
Project.filter<2>=sys*
Project.filter<3>=sys_*
Project.filter<4>=sys_rst*
Project.filter<5>=trn_reset*
Project.filter<6>=trn_rst*
Project.filter<7>=*rst*
Project.filter<8>=cfg_*
Project.filter<9>=cfg_dstatus*
Project.icon.boundaryScanChain=1
Project.icon.enableExtTriggerIn=false
Project.icon.enableExtTriggerOut=false
Project.icon.triggerInPinName=
Project.icon.triggerOutPinName=
Project.unit.dimension=1
Project.unit<0>.clockChannel=ep/pcie_ep0/pcie_blk_if trn_clk
Project.unit<0>.clockEdge=Rising
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